IMEC يعرض مسار CMOS 2.0 مع ارتفاع طلب حوسبة الذكاء الاصطناعي
قالت CommonWealth Magazine English إن الرئيس التنفيذي الجديد لمعهد IMEC باتريك فانديناميلي عرض مسارا تقنيا مرتبطا بطلب الاستدلال في الذكاء الاصطناعي وتكديس CMOS 2.0 وموقع الذاكرة والروابط الضوئية. ونقلت المقالة تقديره بأن الانتقال من التدريب إلى الاستدلال سيرفع أعباء الحوسبة 150 مرة.
قالت CommonWealth Magazine English إن الرئيس التنفيذي الجديد لمعهد IMEC باتريك فانديناميلي عرض في قمة ITF World في أنتويرب مسارات عمل مرتبطة بطلب الحوسبة للذكاء الاصطناعي، والتوسيع المتقدم، وموقع الذاكرة، والروابط الضوئية.
يعمل معهد الأبحاث البلجيكي مع شركات تشمل TSMC وSamsung وIntel وASML، ويمتد مساره التقني حتى أوائل أربعينيات هذا القرن.
الاستدلال في الذكاء الاصطناعي يرفع الطلب الحاسوبي
قال فانديناميلي إن نمو الذكاء الاصطناعي ينتقل من التدريب إلى أنظمة متعددة الوكلاء تعمل فيها عشرات أو مئات الوكلاء معا. وقدر أن الانتقال من التدريب إلى الاستدلال سيزيد أعباء الحوسبة 150 مرة.
قالت المقالة إن هذا التحول يضع الذاكرة والشرائح المنطقية أقرب إلى بعضهما. وأضافت أن زيادة عدد وحدات GPU وحدها لم تعد المسار الأمثل لأن معمارية الحوسبة نفسها يجب أن تتغير.
CMOS 2.0 يمدد التوسيع بعد 2 نانومتر
تعتمد منصة CMOS 2.0 في IMEC على تكديس ترانزستورات بوظائف مختلفة عموديا عبر طبقات متعددة، متصلة بربط هجين من رقاقة إلى رقاقة. وقالت المقالة إن كل طبقة يتم تحسينها لوظيفة مختلفة.
أظهرت أحدث نتائج المعهد أن تكديس طبقتين فقط حسّن كفاءة الطاقة. ووفقا للمسار الذي نقلته CommonWealth، فإن الانتقال من 2 نانومتر إلى 0.5 نانومتر مع مكاسب CMOS 2.0 قد يحقق تحسنا بعشرة أضعاف في الأداء خلال العقد المقبل.
قال كيفن تشانغ، الرئيس التنفيذي التشغيلي المشارك في TSMC، إن معمارية الترانزستور تنتقل من FinFET إلى nanosheet، مع CFET كخطوة تالية. وأضاف أن التوسيع وزيادة الكثافة والتكديس ثلاثي الأبعاد قد ترفع عدد الترانزستورات داخل الحزمة الواحدة بنحو 50 مرة، بينما تبقى أدوات EDA عقبة حالية أمام تكديس شرائح المنطق.
الذاكرة والروابط الضوئية تتحرك داخل الحزمة
في معمارية الذاكرة، وضع IMEC ذاكرة HBM في مركز وحدة الحوسبة بدلا من طرف الشريحة. وقال تشانغ أيضا إن TSMC تعمل مع شركاء DRAM على تقنية تكدس DRAM مباشرة فوق شرائح منطقية متقدمة.
ذكر المصدر Cerebras كمثال على تكامل الذاكرة الأقرب، قائلا إن الشركة عملت مع TSMC لدمج أكثر من 50 شريحة حوسبة على رقاقة واحدة مع كميات كبيرة من SRAM عالي السرعة لتسريع الاستدلال.
الأدلة العامة تقف عند مستوى المسار التقني
قال فانديناميلي إن كابلات النحاس تواجه حدودا في عرض النطاق والمساحة مع زيادة عدد الشرائح داخل الرفوف. ويهدف مسار IMEC إلى نقل الوصلات الضوئية من بين الرفوف إلى داخلها، ثم باتجاه طريق ضوئي داخل interposer.
لم تذكر CommonWealth Magazine English التزامات تبني من العملاء، أو جدولا تجاريا لإطلاق CMOS 2.0، أو مواعيد تصنيع مرتبطة بمسار interposer الضوئي.
Summary version for Medium
IMEC Outlines CMOS 2.0 Path As AI Compute Demand Rises
Why IMEC Outlines CMOS 2.0 matter now for cloud infrastructure teams
Quick Summary: CommonWealth Magazine English reported that IMEC's new CEO Patrick Vandenameele outlined semiconductor roadmap work tied to AI inference demand, CMOS 2.0 stacking, memory placement and optical interconnects. CommonWealth reported that Vandenameele estimated a 150-fold workload increase as AI shifts from training to inference, while TSMC's Kevin Zhang...
AI Inference Pushes Compute Demand
Vandenameele said AI growth is shifting from training toward multi-agentic systems, where dozens or hundreds of agents work together. CommonWealth reported that Vandenameele estimated the move from training to inference will increase computing workloads 150-fold.
CMOS 2.0 Extends Scaling Beyond 2nm
IMEC's CMOS 2.0 platform uses vertical transistor layers with different functions, joined by wafer-to-wafer hybrid bonding.
- Point 1: The central topic is ai, with the announcement framed around concrete operating detail.
- Point 2: CommonWealth said each layer is optimized for a different function.
The important shift is not the AI label, but the operating boundary it creates for teams.
Memory And Optical Links Move Into The Package
For memory architecture, IMEC placed high-bandwidth memory at the center of the compute module rather than at the chip edge. Zhang also said TSMC is working with DRAM partners on technology that stacks DRAM directly on advanced logic chips.
Read the Full Deep Dive
Want to explore the complete technical analysis, enterprise trade-offs, and detailed metrics?
Read the full article originally published at SendTech Times
