رقاقة SK hynix للذكاء الاصطناعي تعرض 21.3 TOPS/W وتترك فجوة في الإنتاجية
طورت SK hynix وTetraMem وباحثون من USC رقاقة in-memory computing قائمة على memristor بدقة 65 nm للذكاء الاصطناعي الطرفي. وأدرجت الورقة 21.3 TOPS/W عند 100 MHz، لكن العرض ترك أربع وحدات من أصل 10 وحدات NPU دون تشغيل ولم يكشف إنتاجية الرقاقة الكاملة عند الإشباع.
طورت SK hynix وTetraMem وباحثون من University of Southern California رقاقة حوسبة داخل الذاكرة قائمة على memristor للذكاء الاصطناعي الطرفي، لكن أقوى نتيجة منشورة هي كفاءة الطاقة وليس إثبات إنتاجية الرقاقة الكاملة.
تستهدف رقاقة SK hynix TetraMem memristor AI chip تشغيل الشبكات العصبية الخفيفة عبر نقل الحسابات التناظرية إلى مصفوفات الذاكرة. وتصف الورقة تصميما يضم 10 وحدات NPU، لكنها تترك إشباع الوحدات كلها في الوقت نفسه والإنتاجية المستدامة للرقاقة الكاملة خارج المعيار المنشور.
SK hynix وTetraMem تبنيان رقاقة اختبار للذكاء الاصطناعي الطرفي بدقة 65 nm
طور الباحثون system-on-chip لأجهزة edge AI باستخدام memristor-based in-memory computing. وتهدف الرقاقة إلى تسريع الشبكات العصبية الخفيفة عبر تقليل حركة البيانات بين الذاكرة ومنطق الحوسبة، وهو اختناق مهم للأجهزة الصغيرة ذات حدود الطاقة والحرارة المحدودة.
يستخدم التصميم المنشور معالج RISC-V مدمجا لجدولة العمل عبر 10 وحدات neural processing units. وتخصص وحدة واحدة منها لعملية depthwise convolution، بينما تتولى الوحدات التسع الأخرى عمليات pointwise وdense.
تقول الورقة إن SK hynix صنعت أجهزة memristor ودمجت خلايا resistive switching فوق دوائر CMOS بدقة 65 nm باستخدام عملية back-end الخاصة بها. وتبقي أدلة التصنيع بدقة 65 nm النتيجة في مرحلة البحث: فالعمل المنشور هو إثبات مفهوم، لا معالج تجاري للذكاء الاصطناعي الطرفي مع خطة إطلاق.
Depthwise convolution تحصل على NPU مخصصة
تظهر depthwise convolution في نماذج خفيفة مثل MobileNet، لكن المصدر يوضح أنها لا تتوافق جيدا مع crossbar arrays التقليدية لأن كل قناة تُرشح بشكل مستقل ولديها إعادة استخدام محدودة للبيانات. لذلك بنى فريق البحث NPU منفصلة لهذا الحمل بدلا من الاعتماد فقط على كتل in-memory compute القياسية.
وبحسب الورقة، تتضمن كل وحدة من وحدات NPU التسع القياسية 256 × 256 memristor crossbar للحساب التناظري vector-matrix multiplication، و256 محولا 8-bit من رقمي إلى تناظري، و256 محولا 8-bit من تناظري إلى رقمي، ودوائر طرفية إضافية. وبحسب الورقة، تستخدم وحدة depthwise-convolution NPU المخصصة ثماني كتل zig-zag crossbar بقياس 252 × 28.
وبحسب الورقة كما وصفها المصدر، فإن خطوط الاختيار القطرية تنشط 252 خلية ذاكرة عبر 28 عمودا. وتقول الورقة إن التصميم يسمح بتشغيل 28 عملية 3 × 3 convolution مستقلة بالتوازي مع استخدام كل المصفوفة لتخزين الأوزان.
اختبار MobileNet يعرض الكفاءة ولا يثبت إنتاجية الرقاقة الكاملة
اختبر فريق البحث الرقاقة باستخدام شبكة MobileNetV1Small مخصصة على معيار Visual Wake Words. وبحسب الورقة، احتوت الشبكة على نحو 36,000 معلمة، مع إسناد طبقات depthwise إلى NPU المخصصة وطبقات pointwise إلى وحدات NPU القياسية.
ينفذ العتاد بطبيعته unsigned analogue vector-matrix multiplication، لذلك جرى تحويل المدخلات والأوزان إلى قيم unsigned 8-bit قبل التنفيذ. ولأن كل جهاز memristor يمكن برمجته بدقة فعالة أعلى قليلا من 2 bits فقط، استخدم التصميم تقنية two-subarray compensation للوصول إلى نحو 4 bits من دقة الأوزان الفعالة.
يقول المصدر إن الرقاقة حققت دقة استدلال نهائية قدرها 80.36%، بما يطابق نموذج البرمجيات 4-bit المقابل. كما أدرجت الورقة 0.254 TOPS كذروة إنتاجية لكل NPU، و21.3 TOPS/W عند 100 MHz، و11.9 TOPS/W عند 400 MHz.
تجعل هذه الأرقام نتيجة الكفاءة واضحة، لكن خط أساس الأداء ما زال ضيقا. فقد استخدم العرض وحدة depthwise-convolution NPU واحدة وخمس وحدات NPU قياسية، وترك أربع وحدات NPU قياسية دون تشغيل.
رقم 2.54 TOPS لا يزال نظريا
تحسب المادة ذروة الرقاقة الكاملة بنحو 2.54 TOPS فقط عبر تمديد رقم الإنتاجية لكل NPU على جميع وحدات NPU العشر. ويقول المصدر إن هذا الإجمالي نظري لأن الورقة لا تعرض إنتاجية مستدامة لشبكة حقيقية تستخدم كل وحدة NPU في الوقت نفسه.
ينطبق القيد نفسه على المقارنات مع معالجات ذكاء اصطناعي أكبر. وتزعم الورقة أن الرقاقة تتجاوز كفاءة الطاقة في Nvidia A100 INT8 بمقدار مرتبة واحدة، لكن المصدر يلاحظ أن الادعاء لا تدعمه نتيجة حمل كامل مستقلة.
هذا الفارق مهم لعتاد edge AI لأن المسرع منخفض الطاقة يحتاج أيضا إلى إنتاجية قابلة للاستخدام ودقة مستقرة ودعم برمجي جاهز للإنتاج. وتظهر الأدلة الحالية رقاقة بحثية مصنعة وعرضا معياريا، لا منصة تجارية مثبتة.
لم تكشف SK hynix وTetraMem وUSC إنتاجية SoC الكاملة عند إشباع وحدات NPU العشر في الوقت نفسه، أو الإنتاجية المستدامة على شبكة حقيقية، أو التوافر التجاري، أو أدوات البرمجيات، أو تحقق العملاء، أو خريطة طريق عملية الإنتاج لرقاقة memristor.
Summary version for Medium
SK hynix Memristor AI Chip Shows 21.3 TOPS/W But Leaves Throughput Gap
Why this hardware shift matters for AI and compute buyers
Quick Summary: SK hynix, TetraMem and USC researchers developed a 65 nm memristor-based in-memory computing chip for edge AI. The paper listed 21.3 TOPS/W at 100 MHz, but the demonstration left four of 10 NPUs idle and did not disclose full-chip saturated throughput.
SK hynix And TetraMem Built A 65 nm Edge AI Test Chip
The researchers developed a system-on-chip for edge AI devices using memristor-based in-memory computing. The chip is designed to accelerate lightweight neural networks by reducing data movement between memory and compute logic, a constraint for small devices with limited power and heat budgets.
Depthwise Convolution Gets A Dedicated NPU
Depthwise convolution is common in lightweight models such as MobileNet, but the paper describes weak mapping onto conventional crossbar arrays because each channel is filtered separately and has limited data reuse.
- Point 1: The central topic is chips-semiconductors, with the announcement framed around concrete operating detail.
- Point 2: The research team built a separate NPU for that workload rather than relying only on standard in-memory compute blocks.
The important shift is not the AI label, but the operating boundary it creates for teams.
MobileNet Test Shows Efficiency, Not Full-Chip Throughput
The research team demonstrated the chip with a customised MobileNetV1Small network on the Visual Wake Words benchmark. According to the paper, the network contained about 36,000 parameters, with depthwise layers assigned to the dedicated NPU and pointwise layers assigned to standard NPUs.
Read the Full Deep Dive
Want to explore the complete technical analysis, enterprise trade-offs, and detailed metrics?
Read the full article originally published at SendTech Times
